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[下载]Verilog HDL硬件描述语言

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发表于 2005-4-7 20:32:52 | 显示全部楼层 |阅读模式

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LBSALE[20]LBSALE[这个贴子最后由老扁在 2005/09/17 10:43pm 第 1 次编辑]

先看一下目录吧:
第1章   简介1
1.1   什么是Verilog HDL?1
1.2   历史1
1.3   主要能力1
第2章   HDL指南4
2.1   模块4
2.2   时延5
2.3   数据流描述方式5
2.4   行为描述方式6
2.5   结构化描述形式8
2.6   混合设计描述方式9
2.7   设计模拟10
第3章   Verilog语言要素14
3.1   标识符14
3.2   注释14
3.3   格式14
3.4   系统任务和函数15
3.5   编译指令15
3.5.1   `define和`undef15
3.5.2   `ifdef、`else 和`endif16
3.5.3   `default_nettype16
3.5.4   `include16
3.5.5   `resetall16
3.5.6   `timescale16
3.5.7   `unconnected_drive和
           `nounconnected_drive18
3.5.8   `celldefine 和 `endcelldefine18
3.6   值集合18
3.6.1   整型数18
3.6.2   实数19
3.6.3   字符串20
3.7   数据类型20
3.7.1   线网类型20
3.7.2   未说明的线网23
3.7.3   向量和标量线网23
3.7.4   寄存器类型23
3.8   参数26
第4章   表达式28
4.1   操作数28
4.1.1   常数28
4.1.2   参数29
4.1.3   线网29
4.1.4   寄存器29
4.1.5   位选择29
4.1.6   部分选择29
4.1.7   存储器单元30
4.1.8   函数调用30
4.2   操作符30
4.2.1   算术操作符31
4.2.2   关系操作符33
4.2.3   相等关系操作符33
4.2.4   逻辑操作符34
4.2.5   按位操作符35
4.2.6   归约操作符36
4.2.7   移位操作符36
4.2.8   条件操作符37
4.2.9   连接和复制操作37
4.3   表达式种类38
第5章   门电平模型化39
5.1   内置基本门39
5.2   多输入门39
5.3   多输出门41
5.4   三态门41
5.5   上拉、下拉电阻42
5.6   MOS开关42
5.7   双向开关44
5.8   门时延44
5.9   实例数组45
5.10   隐式线网45
5.11   简单示例46
5.12   2-4解码器举例46
5.13   主从触发器举例47
5.14   奇偶电路47
第6章   用户定义的原语49
6.1   UDP的定义49
6.2   组合电路UDP49
6.3   时序电路UDP50
6.3.1   初始化状态寄存器50
6.3.2   电平触发的时序电路UDP50
6.3.3   边沿触发的时序电路UDP51
6.3.4   边沿触发和电平触发的混合行为51
6.4   另一实例52
6.5   表项汇总52
第7章   数据流模型化54
7.1   连续赋值语句54
7.2   举例55
7.3   线网说明赋值55
7.4   时延55
7.5   线网时延57
7.6   举例57
7.6.1   主从触发器57
7.6.2   数值比较器58
第8章   行为建模59
8.1   过程结构59
8.1.1   initial 语句59
8.1.2   always语句61
8.1.3   两类语句在模块中的使用62
8.2   时序控制63
8.2.1   时延控制63
8.2.2   事件控制64
8.3   语句块65
8.3.1   顺序语句块66
8.3.2   并行语句块67
8.4   过程性赋值68
8.4.1   语句内部时延69
8.4.2   阻塞性过程赋值70
8.4.3   非阻塞性过程赋值71
8.4.4   连续赋值与过程赋值的比较72
8.5   if 语句73
8.6   case语句74
8.7   循环语句76
8.7.1   forever 循环语句76
8.7.2   repeat 循环语句76
8.7.3   while 循环语句77
8.7.4   for 循环语句77
8.8   过程性连续赋值78
8.8.1   赋值—重新赋值78
8.8.2   force与release79
8.9   握手协议实例80
第9章   结构建模83
9.1   模块83
9.2   端口83
9.3   模块实例语句83
9.3.1   悬空端口84
9.3.2   不同的端口长度85
9.3.3   模块参数值85
9.4   外部端口87
9.5   举例89
第10章   其他论题91
10.1   任务91
10.1.1   任务定义91
10.1.2   任务调用92
10.2   函数93
10.2.1   函数说明部分93
10.2.2   函数调用94
10.3   系统任务和系统函数95
10.3.1   显示任务95
10.3.2   文件输入/输出任务97
10.3.3   时间标度任务99
10.3.4   模拟控制任务99
10.3.5   定时校验任务100
10.3.6   模拟时间函数101
10.3.7   变换函数102
10.3.8   概率分布函数102
10.4   禁止语句103
10.5   命名事件104
10.6   结构描述方式和行为描述方式的
          混合使用106
10.7   层次路径名107
10.8   共享任务和函数108
10.9   值变转储文件110
10.9.1   举例111
10.9.2   VCD文件格式112
10.10   指定程序块113
10.11   强度114
10.11.1   驱动强度114
10.11.2   电荷强度115
10.12   竞争状态116
第11章   验证118
11.1   编写测试验证程序118
11.2   波形产生118
11.2.1   值序列118
11.2.2   重复模式119
11.3   测试验证程序实例123
11.3.1   解码器123
11.3.2   触发器124
11.4   从文本文件中读取向量126
11.5   向文本文件中写入向量127
11.6   其他实例128
11.6.1   时钟分频器128
11.6.2   阶乘设计130
11.6.3   时序检测器132
第12章   建模实例136
12.1   简单元件建模136
12.2   建模的不同方式138
12.3   时延建模139
12.4   条件操作建模141
12.5   同步时序逻辑建模142
12.6   通用移位寄存器145
12.7   状态机建模145
12.8   交互状态机147
12.9   Moore有限状态机建模150
12.10   Mealy型有限状态机建模151
12.11   简化的21点程序153
附录   语法参考157
参考文献172

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3.98 MB, 下载次数: 518 , 下载积分: 资产 -2 信元, 下载支出 2 信元

 楼主| 发表于 2005-4-7 21:00:01 | 显示全部楼层

[下载]Verilog HDL硬件描述语言

请大家直接保存下载!
发表于 2005-4-8 11:18:29 | 显示全部楼层

[下载]Verilog HDL硬件描述语言

说一下,里面的内容。
发表于 2005-4-8 11:42:36 | 显示全部楼层

[下载]Verilog HDL硬件描述语言

已经下载了的请转发给我好吗?为了大家省钱 children1121@163.com
发表于 2005-4-8 12:07:00 | 显示全部楼层

[下载]Verilog HDL硬件描述语言

只要物有所值也无所谓。
 楼主| 发表于 2005-4-16 09:37:42 | 显示全部楼层

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不需要的不要买啊!
发表于 2005-4-17 13:49:45 | 显示全部楼层

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什么内容都不知道,不买了·
发表于 2005-4-20 21:44:03 | 显示全部楼层

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好贵哟,不过还是忍痛下了
发表于 2005-4-21 13:31:26 | 显示全部楼层

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太贵了
发表于 2005-4-25 01:07:48 | 显示全部楼层

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