关于纯数字电路lvs的问题

X6J6P6 · 发表于 2010-7-12 10:41:27

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大家好，在只有数字电路的版图，有必要做lvs检查吗？

strivenbu · 发表于 2010-7-12 11:17:44

当然需要。做lvs又不麻烦，做一做有啥关系呀

X6J6P6 · 发表于 2010-7-12 17:20:37

strivenbu兄，您好，我能不能告诉我纯数字电路的lvs的过程应该是.gds的版图文件和哪个.v的网表比对吗？

windl32 · 发表于 2010-7-12 22:31:59

综合后网表

kuangjianghua · 发表于 2010-7-15 14:43:00

。。。。小心被误导

yohuang · 发表于 2010-7-15 16:32:26

真是被楼上的几位吓着了。数字也好，模拟也好，流片之前ＬＶＳ是必须要做的，不可能靠人眼一个晶体管一个晶体管的去检查，LVS = layout versus schematic，为的是保证版图实现和电路原理图一致。不是什么verilog和schematic的比较，那个你可以做LEC（logic equivalence check),有candence的Conformalｈ还有synopsys的formality可以做.

X6J6P6 · 发表于 2010-7-17 18:10:03

你好，你说的要做LEC是对的，谢谢你的提醒，但是，你说的数字电路的ＬＶＳ是．ｇｄｓ文件和谁比对呢？

yohuang · 发表于 2010-7-18 11:30:30

.gds VS. .cir/.cdl (schematic extracted netlist, i.e. spice netlist)

socrates77 · 发表于 2010-7-28 14:51:03

不做LVS的话，你的boss会让你去流片？

awwddbb · 发表于 2010-8-1 04:48:42

lvs每一步都需要。

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