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[求助] 关于BuildGates综合的问题

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发表于 2010-6-30 20:34:45 | 显示全部楼层 |阅读模式

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请问各位高手,我的设计中通过PIN输入时钟clk,经分频输出clk_div,综合时用set_generated_clock对clk_div进行约束,设计还有一些输入输出端口属于clk_div的时钟域,如果我希望对这些端口设置set_input_delay和set_external_delay,该怎么加呢,我看BuildGates的文档,set_generated_clock约束的时钟是不能设置set_input_delay和set_external_delay的。希望高手解答,谢谢!!
发表于 2010-7-6 01:48:21 | 显示全部楼层
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