请教一个问题，老鸟们请指教。

seekerbjtu · 发表于 2010-7-2 10:53:47

就像verilog里面的阻塞与非阻塞赋值一样，会差一个时钟周期；
technology SChmatic里面不应该一样的吧，前者是不是要有个输入与输出的闭环连接呢？

seekerbjtu · 发表于 2010-7-2 10:55:24

就像verilog里面的阻塞与非阻塞赋值一样，会差一个时钟周期；
technology SChmatic里面不应该一样的吧，前者是不是要有个输入与输出的闭环连接呢？

coldsummer · 发表于 2010-7-5 21:22:44

继续关注中。。。

flyxl0709 · 发表于 2010-7-6 22:09:40

放在外面，赋值不延迟！里面延迟一个时钟周期~

wrhwindboy · 发表于 2010-7-18 09:11:11

1# qd0090
大哥你说的快一个周期是对的。没啥问题，放外面肯定要先一个时钟step出来结果，
至于你说的 schmatic里面看到的一样，我严重怀疑，打死我也不相信啊。
写代码的关键不是像C语言一样，写C语言的关键是流程图要清晰，写RTL CODE的关键是BLOCK图要清晰，HDL的语言是 hardware discription language 注意其中的D是discription的意思，而不是design的意思这个就是他的关键所在

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