SV中如何保存随机信号源？

vinsonsu · 发表于 2010-6-28 16:05:36

 FIFO_CTL -> samples bits置不同的值N（0< N < 31），检查trigger event产生之后，FIFO读写操作是否正确。（丢弃多余数据，保留必要数据，以及FIFO满了之后继续写）

vinsonsu · 发表于 2010-6-28 16:11:13

FIFO verify

yan_hg · 发表于 2010-6-28 16:46:17

用FIFO是有条件的：
你的处理结果是保序的么？中间会丢包么？...

如果有以上情况，用FIFO做可能会有问题

huhululu1 · 发表于 2010-6-28 17:37:18

用FIFO是有条件的：
你的处理结果是保序的么？中间会丢包么？...

如果有以上情况，用FIFO做可能会有问题

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那么在testbench中用双口RAM做吧，做多大都可以。这不就能满足不同的延迟需要了吗？
读写可以都用一个系统时钟，这样也不用考虑哪些覆盖之类的问题。

huhululu1 · 发表于 2010-6-28 20:27:39

顶一下，抛砖引玉

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