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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 资料共享 › New layout scheme to improve ESD robustness
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[资料] New layout scheme to improve ESD robustness

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liuyuqing_xyz
发表于 2010-6-11 16:54:37 | 显示全部楼层 |阅读模式

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New layout scheme to improve ESD robustness of IO buffers in fully-silicided CMOS process_Ker M D
layout

abbr_df3c0106133842dcd4f98a9a4bb37164.pdf

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fixit
发表于 2010-6-11 20:15:39 | 显示全部楼层
学习学习
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sjxu007
发表于 2010-6-12 11:53:02 | 显示全部楼层
thanks
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ropktt
发表于 2010-6-12 13:02:52 | 显示全部楼层
thanks~
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qy79
发表于 2010-6-12 17:22:11 | 显示全部楼层
多谢!
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ysliu168
发表于 2010-6-12 20:00:34 | 显示全部楼层
Good!
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nymph777
发表于 2010-6-14 12:15:09 | 显示全部楼层
thansk
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allenlin
发表于 2010-6-17 01:37:24 | 显示全部楼层
滿好奇此檔案
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alex_bai
发表于 2010-6-17 10:01:00 | 显示全部楼层
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liuzhieetop
发表于 2010-6-18 16:42:07 | 显示全部楼层
thanks for your sharing
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