low-k 的材料会不会容易被ESD击穿

有宋

最近看了一下TSMC的文档，low-k的击穿问题在45nm中应该问题不大。
TSMC做low-k的TDDB测试用的是20~30V的脉冲电压和70nm的线间距，失效时间应该在毫秒级。所以对于纳秒级的ESD脉冲来说应该没有问题。不过对32nm以后的 ...
analogmind 发表于 2010-6-1 12:44

                               
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有宋

12楼的，你说，“当然ESD大电流在开启电阻上的压降太高肯定会有击穿内核电路的危险”，想问下，大电阻不就是为了让ESD电流迅速减小么，相当于断路啦，这样不就不会打到内部芯片了么？是不是你说反了？
hujunhfut 发表于 2010-6-8 19:01

                               
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无论是Transient trigger 还是broken down的power clamp，都有一定的导通电阻，这会产生一个导通压降。越小的power clamp，导通电阻越大，同样esd电流情况下产生的压降就越大