low-k 的材料会不会容易被ESD击穿

analogmind

最近想到一个问题：45nm工艺下两根金属线之间的距离可以短到70nm的距离。而两线之间的的材料是low-k的，介电常数才2.55，非常多孔（porous)。在MM ESD下，这这两根线之间的电压可高达20～30V，当然时间很短，只有几纳秒到几十纳秒。这样会不会被击穿？

有人会说50A的厚氧管的栅极可最高承受高达超过10伏的瞬间电压，而栅极介质厚度才5nm。 但情况不同的是栅极介质是high-k的，很致密。那么多孔的low-k能有多大的抗ESD的能力呢？

zhongbo1127

这个是个好问题，我不是很清楚 呵呵
其实就我知道的45纳米的工艺下的数字电路 核心电压一般在1.1-0.9之间。内部不会出现20伏的的压降。
但是45纳米的模拟电路 我就不清楚了
貌似还不多啊，Berkeley的EE240也只有介绍90纳米的模拟电路设计

analogmind

这个是个好问题，我不是很清楚 呵呵
其实就我知道的45纳米的工艺下的数字电路 核心电压一般在1.1-0.9之间。内部不会出现20伏的的压降。
但是45纳米的模拟电路 我就不清楚了
貌似还不多啊，Berkeley的EE240也只有介 ...
zhongbo1127 发表于 2010-5-26 18:30

                               
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谢谢了，不过你说的情况是在正常工作时候。在ESD情况下，电压上到20v以上很容易，不过时间比较短罢了。

有宋

没玩过这么深的工艺,但是我想第一级esd metal不用最小间距走线就可以了吧

analogmind

没玩过这么深的工艺,但是我想第一级esd metal不用最小间距走线就可以了吧
有宋 发表于 2010-5-28 22:50

                               
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如果这两根线是电源线，但分别连到不同的电源上就会发生这样的情况。因为DRC 规则是允许两根不同的电源线挨着这么近的。如果在SOC上很多IP放在一起，难免不发生这样的情况。

zhongbo1127

我感觉 芯片内部的核心电压不太可能出现有瞬时20伏的压降。
如果这个是内部产生的，那是你电路设计有问题
如果是外部输入到内部的，那是你的ESD有问题。

analogmind

我感觉 芯片内部的核心电压不太可能出现有瞬时20伏的压降。
如果这个是内部产生的，那是你电路设计有问题
如果是外部输入到内部的，那是你的ESD有问题。
zhongbo1127 发表于 2010-5-29 16:56

                               
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我说的情况就是外部输入到内部的。一根线连到VDD1 pin， 一根线连到VDD2 pin。如果当ESD 从VDD1 打到VDD2 pin 时ESD 脉冲会顺着电源线传到芯片内部，如果VDD1 的电路面积不大，那么寄生电容也就小，ESD脉冲也就不会由此产生多少延迟。ESD保护电路在工作时的电阻有大概2欧姆，VDD1加上VDD2就有4欧姆。MM 模式下的电流到5A是很容易的。这样就有20V了。当然这段时间比较短，ESD保护电路还需要几纳秒的时间启动。我的问题就是这几纳秒的时间内20V会不会损坏内部？

zhongbo1127

哦  明白了 给你顶一下吧 这个问题我不清楚。问一问做材料和工艺的吧
我这方面还是太弱了 真是非常惭愧啊

sxzong_hit

弱弱的问一下，什么是MM模式？ 7# analogmind

zhukh

最近想到一个问题：45nm工艺下两根金属线之间的距离可以短到70nm的距离。而两线之间的的材料是low-k的，介电常数才2.55，非常多孔（porous)。在MM ESD下，这这两根线之间的电压可高达20～30V，当然时间很短，只有几纳 ...
analogmind 发表于 2010-5-26 18:21

                               
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这个问题确实提得好
金属线之间的ESD承受能力我还从没考虑过，我想采用low-k介质，金属之间的寄生电容会减小，那么金属之间的ESD承受能力应该也会减小吧。
5nm的栅氧厚度（high-k）可承受超过10伏的瞬间电压，low-k的应该不能承受这么高。
你有条件的话可以去做器件实测。