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楼主: analogmind

[讨论] low-k 的材料会不会容易被ESD击穿

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发表于 2010-5-29 23:40:59 | 显示全部楼层


我说的情况就是外部输入到内部的。一根线连到VDD1 pin, 一根线连到VDD2 pin。如果当ESD 从VDD1 打到VDD2 pin 时ESD 脉冲会顺着电源线传到芯片内部,如果VDD1 的电路面积不大,那么寄生电容也就小,ESD脉冲也就不 ...
analogmind 发表于 2010-5-29 17:14



如果你是考虑到VDD to VDD的测试模式,我想电源总线足够宽,你不必担心金属与金属之间被ESD打坏。要坏应该也是内部电路或者ESD保护器件坏了。从一个VDD to 另一个VDD,就ESD器件来说,一般要经过一个Power clamp ESD Device,再经过一个二极管。一般接电源pin的电路至少是两个管子(一个PMOS一个NMOS)叠在一起的(或者是很大的MOS电容),所以电源pin端对内核电路端的结击穿电压还是没那么容易被击穿的,也就是说ESD器件还是会先开启泄放ESD电流,当然ESD大电流在开启电阻上的压降太高肯定会有击穿内核电路的危险,所以既然你意识到了这个问题,就必须尽量减小ESD通路上的电阻,比如加宽金属,优化ESD防护器件的开启电阻或者采用多条ESD路径。
至于几纳秒的时间内20V会不会损坏内部电路很难说,不同的工艺,不同的内核电路结构以及ESD器件的性能都会有不同的结果。去测试下MM ESD,看能过多少V。
发表于 2010-5-30 08:41:17 | 显示全部楼层
看看ESD layout 规则,看看能不能搞70um呢
 楼主| 发表于 2010-5-30 10:12:32 | 显示全部楼层
大哥,45nm纳米的工艺啊,得多少大的面子别人才帮你做啊。。。。。除非是柯教授他老人家。。。
发表于 2010-5-30 22:34:36 | 显示全部楼层


大哥,45nm纳米的工艺啊,得多少大的面子别人才帮你做啊。。。。。除非是柯教授他老人家。。。
analogmind 发表于 2010-5-30 10:12



呵呵,还以为你手头有芯片呢
说不定也有机会做的
发表于 2010-5-31 21:09:08 | 显示全部楼层
7# analogmind

电源线一般来说会是宽金属,其间距离要比最小间距大。
但确实有可能有极端情况出现,或许有DRC规则规避这样的问题:譬如直接从PAD接入的金属线之间距离得才用一个非最小值。
发表于 2010-5-31 21:12:11 | 显示全部楼层
45nm的工艺.....太遥远了,对于analog来讲。
 楼主| 发表于 2010-6-1 12:44:52 | 显示全部楼层
最近看了一下TSMC的文档,low-k的击穿问题在45nm中应该问题不大。
TSMC做low-k的TDDB测试用的是20~30V的脉冲电压和70nm的线间距,失效时间应该在毫秒级。所以对于纳秒级的ESD脉冲来说应该没有问题。不过对32nm以后的工艺,这可能会是个问题,那时的k会降到接近2.0的程度。
发表于 2010-6-2 10:58:18 | 显示全部楼层
ESD设计对我来说一直是一个难点啊。
发表于 2010-6-8 19:01:43 | 显示全部楼层
12楼的,你说,“当然ESD大电流在开启电阻上的压降太高肯定会有击穿内核电路的危险”,想问下,大电阻不就是为了让ESD电流迅速减小么,相当于断路啦,这样不就不会打到内部芯片了么?是不是你说反了?
发表于 2010-6-9 00:52:11 | 显示全部楼层
Yes, a good ESD should keep that from happening.



我感觉 芯片内部的核心电压不太可能出现有瞬时20伏的压降。
如果这个是内部产生的,那是你电路设计有问题
如果是外部输入到内部的,那是你的ESD有问题。
zhongbo1127 发表于 2010-5-29 16:56

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