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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › FIFO的Verilog源代码，可以任意调整深度
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楼主: microeric

[资料] FIFO的Verilog源代码，可以任意调整深度

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发表于 2011-7-30 22:01:05 | 显示全部楼层
为什么不是 免费的呢
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ic405
发表于 2011-7-31 12:57:40 | 显示全部楼层
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stefan22
发表于 2011-7-31 15:54:56 | 显示全部楼层
顶一下。谢谢
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wh1_wh2
发表于 2011-8-12 11:40:40 | 显示全部楼层
XIEXIE LZ
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发表于 2011-8-12 17:43:25 | 显示全部楼层
SO GOOD GUY THANKS
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skle
发表于 2011-8-14 09:42:15 | 显示全部楼层
谢谢....
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发表于 2011-8-14 18:53:48 | 显示全部楼层
好的，谢谢
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发表于 2011-8-14 19:21:48 | 显示全部楼层
thanks
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发表于 2011-8-14 23:17:47 | 显示全部楼层
很好，谢谢
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ruozhuo
发表于 2011-9-14 16:52:02 | 显示全部楼层
不错不错，谢谢楼主分享
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