fpga 时序逻辑的问题

emakltuz · 发表于 2010-5-19 15:25:43

是变化前的吧

silencefpga · 发表于 2010-5-19 18:18:41

为什么是在变化前啊？

gaurson · 发表于 2010-5-20 13:05:21

这个是一个比较深的话题，由设计思想的时间区域概念决定的。

zllei · 发表于 2010-5-20 16:09:43

为什么用两个呢

googdhacker · 发表于 2010-5-20 17:08:15

！！！！！！！！！！！！！！！！！

googdhacker · 发表于 2010-5-20 17:09:25

！！！！！！！！！！！！！！！！！！！！

googdhacker · 发表于 2010-5-20 17:10:26

！！！！！！！！！！！！！！！！！

jium007 · 发表于 2010-5-20 17:22:50

always @(posedge clk or negedge rst）
    if (rst)
   begin
      sta_condition <= #1 1'b0;
      sto_condition <= #1 1'b0;
   end
else
   begin
      sta_condition <= #1 ~sSDA &  dSDA & sSCL;//
      sto_condition <= #1  sSDA & ~dSDA & sSCL;//
   end

always @(posedge clk or negedge rst）
else if (rst)
   busy <= #1 1'b0;
else
   busy <= #1 sta_condition  & ~sto_condition;

jium007 · 发表于 2010-5-20 17:24:21

编译过不到吧

jemmyplus · 发表于 2010-5-22 18:27:26

本帖最后由 jemmyplus 于 2010-5-22 18:29 编辑

没错,这段RTL Code如果拿去做simulation,应该busy会一直unkonw到底,
因为sta_condition,sto_condition 在初始时,并没有给定值,所以值是unknow.
假设程序是要做async low reset,则程序要改为
always @(posedge clk or negedge rst）
   if (!rst)
   begin
      sta_condition <= #1 1'b0;
      sto_condition <= #1 1'b0;
   end
else
   begin
      sta_condition <= #1 ~sSDA &  dSDA & sSCL;//
      sto_condition <= #1  sSDA & ~dSDA & sSCL;//
   end
always @(posedge clk or negedge rst）

else if (!rst)
   busy <= #1 1'b0;
else
   busy <= #1 sta_condition  & ~sto_condition;
其中
#1 的目的只是让simulation出来的结果更接近真实的情况,
如果不加#1,那就是看simulator的判定,一般是会判定"变化之前"
但是这有可能会视simulator的不同而有所不同.

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