关于modelsim与power compiler的问题

rodgersli · 发表于 2010-5-18 16:42:01

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最近在学习功耗分析，看了power compiler的datasheet，有个问题不太明白：
就是我用的verilog，在modelsim中仿真时可以生成saif文件吗？
上面只讲了使用VHDL语言时，modelsim与snopsys的接口。

rodgersli · 发表于 2010-5-21 10:10:24

自己给自己顶...

lulugui · 发表于 2010-5-24 09:21:47

modelsim仿真生成的应该是VCD文件吧，然后应该用VCD2SAIF把仿真生成的文件转换成SAFI吧，我记得是这样子的

nomore · 发表于 2011-7-12 01:13:09

樓上說的對若是有Verdi的話可以fsdb2saif 也許會更方便

rodgersli · 发表于 2011-8-6 11:49:13

好久没上论坛了，谢谢解答。

zhongtongxue · 发表于 2012-10-7 23:04:44

学习了，也正遇到这个问题

songyp · 发表于 2015-4-28 14:06:47

学习了，谢谢

icfbicfb · 发表于 2015-4-28 17:02:15

这年头还有人用modelsim啊，太老了

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