calibre作lvs不能自动导出schematic netlist

xiihongshi · 发表于 2010-5-18 15:26:17

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如题，我在用calibre 做lvs时，lvs 界面inputs选项的netlist部分不选择自动提取schematic netlist，而是自己在cadence CIW ->file->export->cdl手动提取netlist(analog) ,然后导入inputs-> netlist，就可以比较了。
但我就不清楚，为什么，好像cadence的skill设置没有aucdl这项，请问有人遇到过这种问题吗？

veterans · 发表于 2010-5-21 10:42:27

好贴啊我也是遇到这种情况啊！希望哪位高手出来解决一下啊！

floatjun · 发表于 2010-7-6 19:00:25

那是因为calibre有从电路图自动抽取netlist的选项，你仔细看下你的calibre-LVS的netlist选项就知道了（LVS图形界面）

dilyyao · 发表于 2010-9-9 16:44:20

juniper14211 · 发表于 2010-9-14 13:51:02

in Inputs menu.

There is a Format section you can select netlist type(spice,verilog.mixed) and choice of "export from schematic view.

keykeyi · 发表于 2010-9-15 09:21:25

为啥不用calibre导出的电路网表尼？

truviet911 · 发表于 2010-9-15 10:25:27

calibre eetop

ddlo999 · 发表于 2011-3-10 15:51:56

改用batch mode吧!!

menglizhuiyi · 发表于 2011-9-27 13:00:55

怎么使netlist自动导出?

梦一直听不懂 · 发表于 2017-3-27 10:33:50

在SETUP下可以设置各自的端口，要是同一目录下电路版图，就设置成一样的socket number

[求助] calibre作lvs不能自动导出schematic netlist

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