verilog中数据比较大小时遇到的问题，求解答

peter_ljt1 · 发表于 2010-5-13 15:45:54

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x

verilog语言中，
reg signed [17:0] Dot_x[0:1];
reg signed [17:0] Cross_y[0:1];

IFIFO是输入数据的缓存。
      Dot_x[0]=IFIFO[1]*IFIFO[0]+QFIFO[1]*QFIFO[0];
      Cross_y[0]=QFIFO[1]*IFIFO[0]-QFIFO[0]*IFIFO[1];

用下面这个语句判断
if((Dot_x[0] >1'd0)&&(Cross_y[0] = 1'd0))
然后输出  Demdata[2]=0;Demdata[1]=0;Demdata[0]=0;
总是输出 000
请问为什么？谢谢指导！

louisesunjie · 发表于 2010-5-13 16:19:28

if((Dot_x[0] >1'd0)&&(Cross_y[0] = 1'd0))

这么明显的错误Cross_y[0] == 1'd0

husthuming2004 · 发表于 2010-5-13 16:21:00

好东西

blackspy · 发表于 2010-5-14 15:03:05

应该是 if((Dot_x[0] >1'd0)&&(Cross_y[0] == 1'd0))

peugeot407 · 发表于 2010-5-21 22:03:35

GOOD！

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