求助用于PLL供电的voltage regulator问题

fogworld · 发表于 2010-5-10 21:28:51

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

设计了一个voltage regulator，调整管为native NMOS,3.3V供电，产生1.2v电压给PLL core供电（包括PFD,CP,VCO），LPF中电容接voltage regulator产生的1.2v。voltage regulator设计的负载能力为40mA，PLLcore的电流RMS值大概在5mA。voltage regulator输出1.2V power ring上接一个10uF的电容。
仿真发现，voltage regulator产生的1.2v电压在PLL的up,dn都跳高时，被瞬间拉低大概1mV，而vcont会有约8mV的下跳。LPF的电容大概100pF。即便是PLL lock后，依然会出现这种情况。

各位帮忙分析下，这个跳变会不会在输出时钟中引入reference spur?voltage reguilator上的这个跳变是可以消除的吗？vcont必须接1.2V。

tianbian360 · 发表于 2010-5-11 17:13:49

I met this issue when design pll.
Yes, the regulated 1.2V's overshoot and undershoot will bring jitter to your pll, even bring unlocked risk...

suggestion:

cp's lpf cap connect the regulated power supply, it may deduce the influence...