时钟分频

ajianlee · 发表于 2006-9-12 22:59:40

用PLL变一下从它的输出端口输出一个50M的

wxd1982 · 发表于 2006-9-12 23:11:20

原帖由 aaaal 于 2006-9-11 13:14 发表
是一个在DSP+FPGA系统中是使用，fpga用来管理8路A/D和8路D/A。不知道这样做可不可以，又没有跟好的解决方法

AD DA的要求很高?50M的采样率?

霡霂 · 发表于 2006-9-13 14:41:44

建议用pll

huangdayeyeye · 发表于 2006-9-13 17:09:59

不好弄的

atuhappy · 发表于 2006-9-13 17:14:44

否则DA或AD会产生由相位不等引起的相位噪声
看看数字信号处理的书

ddxx · 发表于 2006-9-15 14:35:32

用PLL吧。占空比不好控制

frankrick · 发表于 2006-10-5 15:31:21

原帖由 ddxx 于 2006-9-15 14:35 发表
用PLL吧。占空比不好控制

嗯，最好用PLL，组合逻辑操作时钟信号会产生glitch

tjklaus · 发表于 2006-10-6 16:16:10

可以去看一下关于非整数分频的资料，我以前看到过！

franking58 · 发表于 2006-10-7 14:51:58

没试过感觉可以

vlog · 发表于 2006-10-7 14:54:47

关注，长点见识，呵呵

必须等周期