请教合适的verilog综合工具

chenghaibo · 发表于 2010-5-7 17:06:32

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

我是designer，设计并验证自己负责的verilog module，不负责综合。
但是我想看看设计完的module在不带library时综合后的电路，即不需要具体的library的情况下，电路是什么样子，只看纯粹的逻辑。
用Verdi的nSchematic可以看，但有些verilog描述在nSchematic 并不会给出电路，想请问各位我应该用什么工具看呢？
我的是ASIC设计,不是FPGA。

谢谢了！

yqfirmament · 发表于 2010-5-8 15:59:30

　　中新社北京5月8日电 (记者张朔) 中国国家主席胡锦涛8日上午9时30分许乘专机离开北京前往俄罗斯首都莫斯科，应邀出席即将在那里举行的俄罗斯卫国战争胜利65周年庆典。

cmjnuaa · 发表于 2010-5-8 19:21:54

好的，看看

chenghaibo · 发表于 2010-5-13 15:50:46

怎么中间有广告贴？？
请版主注意哦！

还是我自己回复吧:
cadence 的RTL compiler为例：
rc：> set-attribute library /lib/*.lib
rc:> read_hdl test.v
rc:> elaborate
rc:> gui_show
不需带任何constrain file就可实现LZ的需求。