请教合适的verilog综合工具

chenghaibo · 发表于 2010-5-7 17:06:32

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我是designer，设计并验证自己负责的verilog module，不负责综合。
但是我想看看设计完的module在不带library时综合后的电路，即不需要具体的library的情况下，电路是什么样子，只看纯粹的逻辑。
用Verdi的nSchematic可以看，但有些verilog描述在nSchematic 并不会给出电路，想请问各位我应该用什么工具看呢？
我的是ASIC设计,不是FPGA。

谢谢了！

yqfirmament · 发表于 2010-5-8 15:59:30

　　中新社北京5月8日电 (记者张朔) 中国国家主席胡锦涛8日上午9时30分许乘专机离开北京前往俄罗斯首都莫斯科，应邀出席即将在那里举行的俄罗斯卫国战争胜利65周年庆典。

cmjnuaa · 发表于 2010-5-8 19:21:54

好的，看看

chenghaibo · 发表于 2010-5-13 15:50:46

怎么中间有广告贴？？
请版主注意哦！

还是我自己回复吧:
cadence 的RTL compiler为例：
rc：> set-attribute library /lib/*.lib
rc:> read_hdl test.v
rc:> elaborate
rc:> gui_show
不需带任何constrain file就可实现LZ的需求。

xuer_1975 · 发表于 2010-5-24 14:36:13

DC的HDL compile阶段出来的就不带厂家库

duandian028 · 发表于 2010-5-30 08:39:50

modelsim不行嘛

chenghaibo · 发表于 2010-6-1 09:48:00

楼上两位的方法都是可以的，谢啦！

amormio124 · 发表于 2010-6-9 00:14:21

不知道楼主想要看到多细？
比如你写了a=b+c；
你是想看到一个加法器还是看到一堆and、or gate？
如果是前者，debussy不就结了？
如果是后者，如果与lib无关，意义也不大。

yuelengyueming · 发表于 2010-6-9 13:38:06

Design Compiler^^^^^^^^^^^^^^^

ArcherLing · 发表于 2010-6-9 14:13:48

学习。。。

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