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楼主: pyy1980

[求助] 非常可惜的程序,,只差不分频输出和2分频输出,,版主帮忙

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发表于 2010-5-6 14:52:55 | 显示全部楼层
if cnt_a>=cmd-1 then  大于等于和判断等于明显要多用很多逻辑。而且在这里大于判断是没有用的。
发表于 2010-5-6 15:04:09 | 显示全部楼层
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity top is
    Port ( clk : in  STD_LOGIC;
           rst_n : in  STD_LOGIC;
           sw : in  STD_LOGIC_VECTOR (7 downto 0);
           divout : out  STD_LOGIC);
end top;

architecture Behavioral of top is
  signal cnt: std_logic_vector(7 downto 0);
  signal div: std_logic;
  signal clkbuf: std_logic;
begin
  divout<=div;
  clkbuf<=not clk;
  process(rst_n,clk,sw)
     begin
            if rst_n='0' then
                    cnt<=(others=>'0');
                         div<='0';
                    elsif sw="00000000" then
                            div<=clkbuf;
                         elsif clk'event and clk='1' then
            if cnt=sw-1 then
               div<=not div;
               cnt<=(others=>'0');
            else
               cnt<=cnt+1;
            end if;
          end if;         
  end process;                 

end Behavioral;

这是根据输入参数进行偶数分频的简单程序,综合所占资源很少的,用modelsim仿真时波形都是正确的
你再细看一下你的代码吧,像这种简单分频程序不应该占很多资源的。
 楼主| 发表于 2010-5-7 10:58:12 | 显示全部楼层
DDDDDDDDDDDDDDDDD
 楼主| 发表于 2010-5-7 11:04:25 | 显示全部楼层
dddddddddddddddddddddddd
发表于 2010-5-7 11:26:56 | 显示全部楼层
他用的CPLD,时序逻辑资源很少,所以能用组合逻辑就用组合逻辑
 楼主| 发表于 2010-5-8 08:16:16 | 显示全部楼层
DDDDDDDDDDDDDDD哪个帮我详细完善下
发表于 2011-7-18 16:53:20 | 显示全部楼层
dddddddddddd下不了
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