关于FIFO的问题

vikingg · 发表于 2010-4-30 09:38:19

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利用数据的同步信号作为FIFO的时钟,写使能为1,
这种设计方法总感觉不对,但又不知道问题出在哪?请教一下有什么不好的地方?

wycawyc · 发表于 2010-4-30 10:03:35

在不写入的时候最好关闭使能端。否则一旦时钟端出现毛刺，就可能发生误写。

心之光华 · 发表于 2010-4-30 11:00:39

问题讲的不是很清楚啊。。。

yl5495 · 发表于 2010-4-30 12:11:09

"利用数据的同步信号作为FIFO的时钟，写使能为1", 楼主表达是什么意思呢？

vikingg · 发表于 2010-4-30 12:51:30

恩，是这样，谢谢了 2# wycawyc

vikingg · 发表于 2010-4-30 13:13:17

就是“同步做时钟，写使能总有效”！ 4# yl5495

xuer_1975 · 发表于 2010-5-24 14:54:05

钟要干净的

ghonghu · 发表于 2010-5-24 17:22:50

异步电路，最好不要用

eaglelsb · 发表于 2010-5-24 17:57:16

时钟最好不要用自己生成的，如果速率很低，也要用寄存吕输出的，不要用组合逻辑的，

nyfz · 发表于 2010-5-24 19:51:26

同步FIFO的吗？写操作不执行时，写使能最好不置1，读的时候，写使能也最好不使能。

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