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[求助] 请教xilinx asynchronous FIFO的设计问题

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发表于 2010-4-28 10:09:19 | 显示全部楼层 |阅读模式

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想利用xilinx的core generator想生成读写的clk频率和输入输出的位宽都不同的FIFO,但是始终找不到解决方案呀,该怎么办呢?
发表于 2010-4-28 11:26:22 | 显示全部楼层
clk不同肯定是可以的。输入输出位宽不同?这还是FIFO吗?
 楼主| 发表于 2010-4-28 15:41:10 | 显示全部楼层
有读写数据宽度不同的FIFO,FIFO的读写端口不仅有读写深度(read/write depth),还有读写宽度(read/write width),只要read depth*read width=write depth*write width就可以了。 今天又试了一下,发现异步FIFO的读写位宽可以自己定,写宽度可以先定义一个值,但是写深度都是从16开始的2^n,十分费解,我只需要一个很小的深度使读写匹配
发表于 2010-4-28 16:47:37 | 显示全部楼层
哦,之前忘记了倍数关系是可以的了。16的深度已经很小了啊
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