万分着急,,高人可以帮我写个拨码开关输入 ,,然后脉冲分频的程序不??

pyy1980

分频后的占空比不变化,,,,,,

pyy1980

我个人理解的关键因素

1.  奇数  偶数都可以分频,,,从1一直到255,,因为为8位开关
2.分频后占空比不变化,,



十万着急,,高人帮忙

pyy1980

高人帮忙下,,,要不先把50%的占空比编写出来,,我下个星期做不出来十分麻烦,,,,

奇数  偶数都可以分频

pyy1980

dddddddddddddddddddd

jium007

编好了，我仿真ok了，你自己在自己去仿哈，马上贴给你

jium007

占空比1：1，输入8'b00000000,输出持续低电平，输入8        'b00000001为1分频，依次8'b00000010为2分频，依次。。。
module clk_fenp(
                                clk_in,
                                clk_out,
                                switch_8bit_in
                                //test
                                //,clk_q1,clk_q2,count,count_clk
                                );

input                 clk_in;
input[7:0]        switch_8bit_in;
output                clk_out;
                        //,clk_q1,clk_q2;
reg[7:0]        count_clk;
reg                        clk_q1,clk_q2;
//output[7:0]        count,count_clk;
wire[7:0]        count;
wire                estop,switch_0,switch_1;
assign                switch_0=switch_8bit_in==8'b00000000        ?        1'b1 : 1'b0;
assign                switch_1=switch_8bit_in==8'b00000001        ?        1'b1 : 1'b0;
assign                estop=switch_0 || switch_1;
assign        count=switch_8bit_in[0]                ?        (switch_8bit_in-1)/2+1        :        switch_8bit_in/2+1;
assign        clk_out=switch_1                        ?        clk_in        :       
                                switch_8bit_in[0]        ?        (clk_q1 || clk_q2)                :        clk_q1;
always @(posedge estop or posedge  clk_in)
        if(estop)
        begin
                count_clk<=0;
                clk_q1<=0;
        end
        else
        if(count_clk<count-1)
        begin
                count_clk<=count_clk+1;
                clk_q1<=1;
        end
        else
        if(count_clk<switch_8bit_in-1)
        begin
                count_clk<=count_clk+1;
                clk_q1<=0;
        end
        else
        begin
                count_clk<=0;
                clk_q1<=0;
        end

always @(posedge estop or negedge clk_in)
        if(estop)
                clk_q2<=0;
        else
                clk_q2<=clk_q1;

endmodule

jium007

高手还有好方法没

pyy1980

jium007   高人可以把完整的程序帖出来不??我VHDL入门水平,,但是好象没有什么IEEE库一样

jium007

这就是完整的啊。。是verilog写的，不是vhdl

jium007

你在哪里的公司哦