求system verilog设计经验

nancy502 · 发表于 2010-4-14 13:05:21

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以前都是用verilog，新的项目要接触system verilog，大家有什么经验分享一下吗？

hongyijia13 · 发表于 2010-5-6 16:14:07

看书学习，练习

thesoloist · 发表于 2010-5-7 05:29:42

同上。用sv做设计还是验证？设计的话要注意packed还有always的几个变种，验证没做过不知道...

azsx8452 · 发表于 2010-5-7 10:01:41

关注中~~~

wwq0327 · 发表于 2011-4-20 22:52:05

学习中

bornforhappy · 发表于 2011-4-22 15:24:06

设计方面我在用的不多，只有always_ff ,always_comb,用logic取代wire reg，还有就是import 一些pkg

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