编译问题!

我无忧

我对我的VHDL源码进行编译时,一切正常,但当我加上"Design Doctor"选项后,出来一大堆的警告,不知在这些警告中,哪些会对我的设计造成直接的影响,哪些警告我是可以忽略的呢,我该去怎样去辨别,有没有什么好的方法呢?请各位大侠指教,谢谢了!

bravelu

你是用altera的软件吧？说具体一点，报的是什么问题。有些可能有影响，视情况而定

我无忧

是的,我用的是Max+PlusII.以下就是Warning的内容:
Design Doctor Warning: Flipflop or synchronous memory'cnt0' receives data that is synchronized by another Clock at flipflop or synchronous memory 'qd'
Design Doctor Warning: Flipflop or synchronous memory'cnt1' receives data that is synchronized by another Clock at flipflop or synchronous memory 'qd'
Design Doctor Warning: Logic that drives primitive 'act_2d_s1' contains a static 1 hazard when 'd2d3'=0,'rdwr'=0,''cnt14'=1,'cnt13'=1,'cnt12'=1,'cnt11'=1,'cnt10'=1,'cnt9'=1,'cnt8'=1,'cnt7'=1,'cnt6'=1,'cnt5'=1,'cnt4'=1,'cnt3'=1,
'cnt2'=1,'cnt1'=1,'cnt0'=1 and primitive 'cnt15' changes-hazard found before logic synthesis
Design Doctor Warning: Logic that drives primitive 'act_2d_s1' contains a static 1 hazard when 'd2d3'=0,'rdwr'=0,''cnt15'=1,'cnt13'=1,'cnt12'=1,'cnt11'=1,'cnt10'=1,'cnt9'=1,'cnt8'=1,'cnt7'=1,'cnt6'=1,'cnt5'=1,'cnt4'=1,'cnt3'=1,
'cnt2'=1,'cnt1'=1,'cnt0'=1 and primitive 'cnt14' changes-hazard found before logic synthesis
Warning: GLOBAL primitive on node 'hd' feeds logic-non-global signal usage may result
不知这是如何产生,又该如何解决?还请版主赐教,谢谢了!

bravelu

第1，2个是说你的寄存器跨了两个时钟域，这个要看你两个时钟的频率和相位关系，有出问题的可能。
第3，4说的是你的逻辑在某些情况下会有冲突，上面列出了可能的情况，你自己对照查一下代码里面是不是存在，或要不要紧。
第5，你的全局时钟或者清零脚作为普通逻辑来用了，就是杀鸡用了牛刀的意思，一般来说不会有问题。

我无忧

多谢版主了!我在这方面是刚入门的的新手,以后还请版主多多赐教.再谢!

bravelu

不客气，常来玩，呵呵