麻烦高手说下这个通用写时序怎么用verilog实现

zhujunfeng0117

[img]file:///C:/DOCUME~1/ADMINI~1/LOCALS~1/Temp/0Z{U0VJ3K}1N]_MK0Q{RI[A.jpg[/img]
我这样写：
//通用写时序   
`timescale 1ns/100ps
module Write_sq(clk,A_i,chsel_i,data_i,A,chsel,cs,IOW,data);
input  clk;
input [2:0] A_i;
input chsel_i;
input [7:0] data_i;
output  reg [2:0] A;
output  reg chsel,cs,IOW;
output  reg [7:0] data;
always@(posedge clk)
begin
         A<=A_i;
    #3   chsel<=chsel_i;
         cs<=0;
    #20  IOW<=0;
    #10  data<=data_i;
    #100 IOW<=1;
    #5   cs<=1;
         chsel<=~chsel;      
    #30  IOW<=1;   
end
endmodule
在综合时实现警告：Delay is ignored for synthesis.
听说#10是不可综合的，请问怎样实现可综合的延时或者其他？

lureny

如果你要综合，那没有别的办法，先找一个周期小于3ns的时钟吧

falloutmx

基本功太差，没有硬件概念。建议你买本VERILOG的书回来看看。

chit_wps

lz请先学好语法。。。。

yadog

这个确实要先找本语法书看下子把

wycawyc

lz以前是高单片机的吧？建议找点基础的资料看看。虽然verilog和c的语法接近。但是实质天差地别。

心海的一滴泪

现在发现好多人转行做IC设计啊?IC设计这碗饭真的很好吃吗?

caohua1986517

电路结构是硬件，程序里那些赋值什么的是应该出现在testbench里面的。硬件的延迟应该不是代码来控制，而是综合时候来实现。

Fei_Fly

楼主应该搞清楚可综合代码的概念

lubuxin169

楼主写的是testbench