关于时钟的奇数分频

foreda · 发表于 2010-3-30 09:54:07

您需要登录才可以下载或查看，没有账号？注册

x

通常都是通过两个不同倍数的对上升下降沿分别触发，然后叠加进行的奇数分频。我想问下，为什么不用一个信号做呢？比如说3分频，可以由上升下降沿触发，数到3就电平转换，也可以仿真得到正确结果，但好像都不这样做。这是为什么啊？是综合时会出现问题吗？

waiaw · 发表于 2010-3-30 10:03:31

触发器要么上升沿触发，要么下降沿触发。上升下降沿都触发的还没见到。

foreda · 发表于 2010-3-30 18:12:19

触发器要么上升沿触发，要么下降沿触发。上升下降沿都触发的还没见到。
waiaw 发表于 2010-3-30 10:03

登录/注册后可看大图

[email=always@(clk]always@(clk[/email])
不就是都触发了吗？

litaoney · 发表于 2010-3-30 19:16:17

最基本的触发器。就是只能边沿触发。

huizi0711 · 发表于 2010-3-30 20:05:22

在fpga中一般不在同一时钟的上下边沿中对同一寄存器赋值

MOSFET · 发表于 2010-3-30 22:05:16

这个东西就想智力题
可以用来考试
现实中很少这么整的
DCM ，PLL会解决这些问题的

foreda · 发表于 2010-3-31 06:55:19

哦，是这样啊。谢谢楼上的各位了。

lureny · 发表于 2010-3-31 12:09:02

你要明白，你写的是电路，不是c语言。
回去看看数字电路里，寄存器的结构吧

wxqy_anita · 发表于 2010-3-31 17:43:58

看看基本的数字电子电路的书就知道了，基本的触发器不可能是双沿触发的。
你的代码可能能仿真对，可是没办法在真实的电路里面实现。

lilyrose_lr · 发表于 2010-4-2 18:03:57

这是工艺决定的，目前还没有能双沿触发的触发器

[求助] 关于时钟的奇数分频