system verilog 和system c，学哪个？

xxzg2 · 发表于 2010-3-23 12:36:30

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xxzg2 · 发表于 2010-3-23 12:37:56

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xxzg2 · 发表于 2010-3-23 17:11:20

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xxzg2 · 发表于 2010-3-23 17:13:41

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xxzg2 · 发表于 2010-3-23 17:25:58

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eaglelsb · 发表于 2010-3-23 17:28:33

以我个人的理解，如果你是做RTL级的设计，尤其是验证，用SV这块现在用得较多了，
如果你的方向是做系统级仿真，建个模型，与其它工具的交互什么的，用SC

sagegao · 发表于 2010-3-23 19:43:28

同意6楼的观点

xxzg2 · 发表于 2010-3-24 12:39:18

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xxzg2 · 发表于 2010-3-24 12:42:12

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squirrel · 发表于 2010-3-24 14:38:11

同意6楼观点，但是如果有verilog基础的话，学习SV比较容易些。当然两者都是以C++为基础的，我认为两者都有必要学习，语法来讲都不难，关键还是需要好的验证和建模方法学的学习！

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