system verilog 和system c，学哪个？

feifeibe33

都学呀没关系,只是语言而已,很简单..学习方法才是重要的.思考方法

yzseu

呵呵呵

eaglelsb

先谢谢呵呵。如果都能做验证的话，个人感觉SC更有前途：
C语言较通用，这样学C消费比高，学成之后转做软件也很容易

是不是这样呢？ 请指教
xxzg2 发表于 2010-3-24 12:39

                               
登录/注册后可看大图

以目前我所在公司而言，做FPGA的部门，验证会逐渐转往SV和断言，这是趋势，其它OVM什么的也有培训。几乎没有用到SC，
感觉建模这种高层次抽象的，应用在ASIC设计前期比较多，如ARM核与其它IP核建模仿真，看总体方案是否可行之类。但到了具体RTL级设计后，还是会以SV的多些，毕竟与verilog关系更紧密点。

eaglelsb

还有，过来人请不吝赐教：用SC和SV做验证，其基本流程是什么，用那些软件？
专业级软件是不是用来对付ASIC的，对付FPGA验证是否绰绰有余？ ASIC验证和FPGA验证主要有什么区别？
多谢多谢！
xxzg2 发表于 2010-3-24 12:42

                               
登录/注册后可看大图

仿真分为不同层次吧，最小的模块级仿真，然后功能级仿真，再系统级仿真，
前面用modelsim之类就可以解决，后面一般会搭建仿真平台，BFM之类的来实现。
FPGA在后端放得松些，一般只做前仿，再看下STA，验证主要靠上板，反正可以修改嘛。