用VCS编译验证模块总是败在开头

systemverilog03

我用VCS编译器编译VMM组件的时候总是报错，比如：
Parsing design file‘vmm_log_lib.sv'
error-[SE]Syntax error
              "vmm_log_lib.sv",1:token_is';'
class vmm_log;^
1error
cpu time:0seconds to compile

我急于用我学会的VMM测试验证啊，哪位大侠帮我解决掉这个拦路虎啊！不胜感激啊！

systemverilog03

补充：这个文件在modesim6.5编译却能通过，所以应该不是语法错误哦！

sdkuan

学习学习

tianguau

没有用过VCS，

wangfang221

貌似后面没有extends 一个什么吧。而且vmm_log是vmm标准库的类，你应该  class my_vmm_log extends vmm_log;貌似是这样吧。