formality通过了，但dc和encounter出来的网表加SDF在modelsim中仿真不过！

smart_bee · 发表于 2010-11-19 10:31:23

formality脚本设置问题？或者是验证环境有跟设计要求不一致的情况

liushutao · 发表于 2010-12-3 20:14:00

1.STA有没有过？
2.tb的接口时序
3.反标有没有问题
4.用vcs试一下

lizhaohong520@ · 发表于 2011-5-6 22:54:24

都不知道大家所说啥话···

陈华009 · 发表于 2012-8-1 14:40:13

回复 5# yohuang

怎样查找没有反标上的地方呢？我就是没有反标上但是不知怎么去找。

歪枣树 · 发表于 2012-10-3 23:40:37

1.输入激励问题，是否满足建立和保持时间。
2，反标注问题，前面有人提到，没有标注上。

AveryYoung · 发表于 2012-10-4 09:10:51

如果是时序问题，可以通过pt进行sta分析，
encounter的QRC可以提取出spef给pt做时序分析，再提取出sdf做后仿
用encounter出来的sdf一次只能提取一种PVT。
而且工具之间的兼容性，可能使得你的一条路径上的延时在encounter中是0.0001，但是在modelsim方针后就是负延时了

hiyoun · 发表于 2012-10-4 18:59:36

两者没关系啊

asic_soc · 发表于 2014-2-17 13:12:34

sdf反标后仿真，貌似没有这个必要啊。如果STA和formality都能过，并且无sdf反标的仿真也能过，
sdf反标后仿真有什么意义呢？除非是纯异步逻辑。

各位高手，我从RTL到DC再到encounter的网表的formality都通过了，DC的网表不加SDF时在modelsim中仿真是正确 ...
cosmosd 发表于 2010-3-11 21:41

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