10010序列检测器的modelsim仿真问题

ve8736

我看了夏宇闻的《verilog数字系统设计教程》第二版的10010序列检测器例子后，自己改下成三段式的并且去掉F和G两个状态，用quartus 8.1自带仿真波形成功了。后来又按照书上一模一样写了testbench，想在modelsim 6.5d里仿真的，没想到仿真结果没有波形。
    我把工程打包好了，源码和testbench都在里面，大家有空时能帮看下吗？

    seqdet.rar (1.73 MB, 下载次数: 50 )

2010-3-6 16:44 上传

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    是个小问题而已的，因为源代码验证过是对了的。testbench按照书上编写的，应该没问题的，只不过不知道哪块没设置好，出不了波形。如图：



testbench的代码如下：

1. 
   
2. `timescale 1ns/1ns
   
3. `define halfperiod 20
   
4. module t;
   
5. reg clk,nrst;
   
6. reg [23:0]data;
   
7. wire z,x;
   
8. assign x=data[23];
   
9. initial
   
10. begin
    
11.   clk=0;
    
12.   nrst=1;
    
13.   #2 nrst=0;
    
14.   #30 nrst=1;
    
15.   data=20'b1100_1001_0000_1001_0100;
    
16.   #(`halfperiod*1000) $stop;
    
17. end
    
18. always #(`halfperiod) clk=~clk;
    
19. always @(posedge clk)
    
20. #2 data={data[22:0],data[23]};
    
21. seqdet m(nrst,clk,x,z);
    
22. endmodule
    
23. 
    

复制代码

ve8736

忘了说了，这个做的是前仿真，谢谢大家了

dearsimon

没看出来为啥时钟都无法生成。。。等高手解答

gaurson

楼主为什么要在halfperiod前面加一个`呢？这样你的参数就无法传递到时钟发生部分了。我的印象中verilog使用参数，不需要这个`吧？你是不是错把`define的`弄进来了？笔误吧？

lulugui

我觉得是modelsim的使用问题吧，貌似根本就没有跑起来，这个例子我以前试过，是可以的

icdreamer

软件设置问题

gaurson

always #(`halfperiod) clk=~clk;我觉得是这里的错误。

mosou

`define halfperiod 20

always #(`halfperiod) clk=~clk;

用integer试试，我不知道你为什么加一个“`”
我一直用的是

realygc

`timescale 1ns/1ns

`define halfperiod 20

你的clk周期太长，可能你要把它缩小才看到到

另外 `halfperiod用法是正确的

sagegao

`define 定义宏语句，调用宏的时候必须前面加“`”否则无法正确识别。我不认为是这个地方的问题。我同意楼上那个兄弟的意见，可能是软件设置的问题。因为以前我用questasim仿真的时候，也出现过类似的问题，仿真不出波形，但是在modelsim下仿真没有问题。当时是因为questasim中ini文件中的一个参数设置的问题。建议楼主换个modelsim的版本试试，比如6.0，早期的几个版本实际上是很稳定的，至少我们当时用的时候没有任何奇怪的问题，仿真器的版本不见得越高越好。另外提一下，楼主确定用的是modelsim而不是questasim么?如果是questasim的话几乎100%就是这个原因了。