Verilog DSP 设计中带符号数的处理及容易犯的错误

smiley · 发表于 2010-3-6 04:05:22

您需要登录才可以下载或查看，没有账号？注册

x

Verilog2001 引入了"signed", 方便DSP电路设计的同时，也引入了设计错误的风险。

下面这篇文章很好地说明了其中的风险。

immypro · 发表于 2010-3-19 14:53:34

下来看看，谢谢!

gxd2668 · 发表于 2010-3-19 15:45:20

顶一下楼主 1# smiley

yangysh · 发表于 2010-4-4 19:08:42

thanks for sharing
thanks for sharing

xuhao417347761 · 发表于 2010-4-4 21:55:54

楼主看一下

aminexy · 发表于 2010-4-5 02:01:18

thank you

eaglelsb · 发表于 2010-4-6 10:21:17

看一下，

110500623 · 发表于 2010-4-6 14:23:07

谢谢分享

hllyh · 发表于 2010-4-6 16:54:28

学习，学习。谢谢！

wag · 发表于 2010-4-8 16:29:37

yinggaikeyi!

[讨论] Verilog DSP 设计中带符号数的处理及容易犯的错误