求帮助

QHERO · 发表于 2010-3-4 21:44:53

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各位大侠，我想问一下：对于VERILOG中的原语进行modelsim仿真怎么输出是高阻态，比如就简单的NAND(OUT,A,B);
对A和B进行设初始值，可得到的OUT一直式高阻态，不知道为什么？

我将真事隐去 · 发表于 2010-3-5 09:26:31

别用原语这种东西了，直接写成 OUT ＝ A&B;不就可以了吗

jerry365 · 发表于 2010-3-5 09:27:55

你没有设对呗

QHERO · 发表于 2010-3-5 14:13:22

呵呵，我在看看，谢谢LS

QHERO · 发表于 2010-3-5 14:20:33

哎，是testbench写错了，呵呵

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