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楼主: edutainment

[求助] debussy+modelsim的仿真用Verilog可以,用VHDL就不行

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发表于 2014-5-20 21:53:40 | 显示全部楼层
学习了~
发表于 2014-5-29 16:11:35 | 显示全部楼层
我的也是这个问题
发表于 2014-6-8 02:34:14 | 显示全部楼层




      debussy meaning .  modelsim does verilog a
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