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[求助] 请教一个fpga后仿的问题

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发表于 2010-3-3 17:03:35 | 显示全部楼层 |阅读模式

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请问一下,我有一个模块,还算比较复杂的
单独做前仿和后仿都没有问题

当把这个模块集成到另一个模块时,前仿没有问题,后仿结果会出错,请问有什么办法可以解决么?
发表于 2010-3-3 19:39:20 | 显示全部楼层
模块单独硬化?
发表于 2010-3-3 22:45:01 | 显示全部楼层
观察集成之后模块之间的时序问题,后仿真多数都是在时序上会有影响的。
 楼主| 发表于 2010-3-4 11:28:40 | 显示全部楼层
时序上能怎么深入分析呢?

我从单个模块和总的模块的综合结果来看,前者能够支持到近100M的时钟,后者能够支持到近50M的时钟
我仿真时用24M的时钟进行仿真是就出错了
发表于 2010-3-4 13:16:59 | 显示全部楼层
后仿错了。哪部分出错查不出来吗?看看你2个模块接口,数据打入的时候有没有错吧。你用更低频率的时钟试过没
 楼主| 发表于 2010-3-4 20:57:44 | 显示全部楼层
静态时序分析报的错都是出在其他模块的
发表于 2010-3-5 09:31:27 | 显示全部楼层
要是通过报告找不到原因,那就只能逐层次的搜索波形比较找到错误的原因了。虽然对于网表来说是比较麻烦的,但也不是不能解决的,需要冷静和耐心。
发表于 2010-3-5 10:20:12 | 显示全部楼层
资源占用了多少?2L说的也是一个办法,既然你单独做前仿后仿没问题,那么就把他当成一个整体,在总体的项目里调用你这个子项目的网表,那么你这个模块的时序是肯定可以满足的。这样还错,就是其他部分的问题了
发表于 2010-3-5 16:40:15 | 显示全部楼层
单独后仿没问题,放在一起有问题。最大可能就是模块间的接口问题。还有你的资源用到多少。如果很满。就要考虑手动分配各个模块的位置啦。
发表于 2010-3-9 09:57:55 | 显示全部楼层
建议都不错
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