关于Fractional PLL工作原理不太明白的一个地方

跳动的琴弦 · 发表于 2010-2-26 17:53:11

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PLL的锁相是需要时间的，换句话说，切换divider的分频系数以后，是需要一个settling time才能在VCO的输出上得到反映。
但是，sigma delta modulator的输出的分频系数却是基于reference clock的周期的，跟PLL的settling time相比，非常短。

换句话说，当sigma delta modulator的一个分频系数还没有来得及在VCO的输出上得到反映，就被切换到下一个分频系数上了。

如此一来，跟理论分析的分数分频原理不符。如何能够实现分数分频？

depend135 · 发表于 2010-3-7 21:41:13

分频比不断地变化，于是分频器输出的边沿也不断地变化，锁定时边沿会在ref的边沿附近变动，这些变动的平均结果是vctrl位于一个电压值，这个值使VCO工作在ref的小数倍上，而这个取平均操作则由loop filter这一具有低通特性的电路来完成。

nicist · 发表于 2010-3-7 22:15:53

受教了

sipdcc · 发表于 2010-3-26 23:12:27

受教了。謝謝。

nicist · 发表于 2010-4-25 20:13:24

二楼的牛的很啊

zhifj86 · 发表于 2010-4-26 15:44:09

thanks

gggsilicon · 发表于 2010-4-26 16:09:34

分频比不断地变化，于是分频器输出的边沿也不断地变化，锁定时边沿会在ref的边沿附近变动，这些变动的平均结果是vctrl位于一个电压值，这个值使VCO工作在ref的小数倍上，而这个取平均操作则由loop filter这一具有低通 ...
depend135 发表于 2010-3-7 21:41

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good!

twfly · 发表于 2010-9-21 00:50:21

学习了学习了

sli103105 · 发表于 2010-9-22 04:02:30

Thanks for sharing the knowledge

mcgrady · 发表于 2010-10-4 21:34:28

向二楼学习

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