在线咨询 切换到宽版
eetop公众号 创芯大讲堂 创芯人才网

 找回密码
 注册

手机号码,快捷登录

手机号码,快捷登录

搜帖子
查看: 7885|回复: 13

A Verilog HDL Test Bench Primer Application Note

[复制链接]
发表于 2006-8-24 00:10:17 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

×
As digital systems become more complex, it becomes increasingly important to verify the
functionality of a design before implementing it in a system. Hardware Descriptions
Languages (HDL’s) have become extremely popular because the same language can be
used by engineers for both designing and testing CPLD’s and FPGA’s. The two most
common HDL’s are Verilog and VHDL. This document focuses on using Verilog HDL
to test digital systems, by giving the designer a handful of simulation techniques that can
be used on the majority of digital applications.

A Verilog HDL Test Bench Primer.pdf

63.94 KB, 下载次数: 53 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2006-9-3 19:47:42 | 显示全部楼层
写得太简单了
回复 支持 反对

使用道具 举报

发表于 2006-11-23 13:54:36 | 显示全部楼层

没有看过,不一置评。

不过,如果真得很简单,或者在一般的教科书中都找得到的冬冬,还是不要上载为宜。
回复 支持 反对

使用道具 举报

发表于 2006-11-25 00:23:28 | 显示全部楼层
Thanks !!
回复 支持 反对

使用道具 举报

发表于 2006-11-25 01:13:29 | 显示全部楼层
搂住辛苦了。
回复 支持 反对

使用道具 举报

发表于 2006-11-30 13:46:34 | 显示全部楼层
好好学习吧
回复 支持 反对

使用道具 举报

发表于 2006-12-2 12:56:08 | 显示全部楼层
ddddddddddddddddddddddddddddddddddd
回复 支持 反对

使用道具 举报

发表于 2007-1-8 23:45:16 | 显示全部楼层
是啊 好像很小唉
回复 支持 反对

使用道具 举报

发表于 2007-6-3 09:32:08 | 显示全部楼层
好啊!谢谢了!
回复 支持 反对

使用道具 举报

发表于 2007-10-1 08:43:49 | 显示全部楼层
看看是否真的很简单
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-8-23 14:27 , Processed in 1.408022 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表