nanosimgui vcs联合仿真问题

wwm101 · 发表于 2010-2-9 10:23:29

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利用命令行仿真没有问题,但在nanosimgui 中进行verilog门级网表+延时,verilog-a spice联合仿真时(spice-top),一直提示tsmc18.v中有问题?无法编译.请问这是什么原因呢?谢谢

multiplus · 发表于 2010-4-19 13:03:37

我也有同样的问题

multiplus · 发表于 2010-4-19 19:32:57

我用的时候数字信号怎么弄都传不到模拟部分区

wwm101 · 发表于 2010-5-13 15:02:31

恩已经解决啦
工艺的标准单元库.v文件当verilog rtl 级网表处理

zhaopei678 · 发表于 2010-11-5 09:50:50

谢谢搂住了

xd_HR · 发表于 2010-11-8 21:43:40

gui vcs仿真教程 LZ给发个吧中文的论坛上我看过命令行的还没看到GUI的

skyscq · 发表于 2011-1-21 16:39:39

想问一下，什么情况下会这么用呢

wwm101 · 发表于 2011-3-20 16:54:05

相关资料非常少，我就看help，但help例子也非常少，spice-top模式还没有搞定

yw.email · 发表于 2011-5-14 15:41:37

MSV-NO-ANLG-SIM No Analog Simulator found
我总是报这个错误，很奇怪，单独analog simulation 没问题

黎明清风 · 发表于 2011-6-7 09:10:36

我也遇到这样的问题

[求助] nanosimgui vcs联合仿真问题