请教时序问题

glietlidefu · 发表于 2010-2-4 22:07:43

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请教各位大侠，当FPGA布局布线的时序出现问题时，怎么更改

阿基里奥斯 · 发表于 2010-2-4 22:36:21

先看看约束下对了没有？

dianyubaobei · 发表于 2010-2-4 22:56:11

1.check the constraints
2.find the largest delay.
3.look for the reason of this delay
4.try to decrease the delay by various ways
5.if it doesn't work, return to the previous step.

abnerliu · 发表于 2010-2-4 23:22:47

1. Check timing report.
2. Run post-sim to see if any bug existed or not.

klhf5165 · 发表于 2010-2-5 14:22:04

看报告，找具体原因。

xcykii · 发表于 2010-2-5 15:10:28

如果想大家帮你看看，最好把问题描述清楚，否则也得不到什么具体的帮助

daviehj · 发表于 2010-2-5 15:35:57

主要是要找出什么原因，约束问题还是设计问题，或者工具比较笨。。。都有可能的

chit_wps · 发表于 2010-2-5 17:02:20

楼上的都说的很好
你时序违背，是你的时序约束本身就写错了，还是你的设计确实达不到，你要先确定，才知道接下来怎么处理

jhkai · 发表于 2010-2-6 12:47:14

这个要具体问题具体对待的啦

andrewcbl · 发表于 2010-2-6 23:24:02

看看constraint加对了没有，如果加对了report_timing，看看有没有大的fanout，整条path长不长，如果很长只能改design了，加pipeline

[求助] 请教时序问题

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