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本帖最后由 matt0123 于 2010-2-7 17:40 编辑
A new ΔΣADC architecture using a triple phase sampling technique and a two-step
summation scheme is presented. A 4th order switched-capacitor ΔΣADC with a 4-bit
quantizer is designed for a low-power direct-conversion digital TV receiver SoC. It
achieves a 77.3-dB SNDR over a 4-MHz bandwidth with a 100-MHz clock frequency.
The chip, fabricated in a 0.18-μm CMOS process, occupies 1.57 mm2 and draws 15.3
mA from a 1.8-V supply. It achieves a 0.58-pJ/conversion FOM
有鑑於回文的反應，此篇文章係以日文寫作為主
在此附上一翻譯軟體，以利於閱讀！
但第一篇文件之內文疑似有加密，可能無法順利翻譯！
http://www.lingoes.cn/cgi-bin/an ... ;group=1&page=1
此翻譯軟體為靈格斯！十分好用！可線上連結諸多在線翻譯網頁並在軟體中逐一列出！
更提供人性化的操作手段，可在反白字句後立即翻譯，不需額外貼至軟體中！
希望能讓大家更有效率地閱讀。
日++95_18.pdf
(1.27 MB, 下载次数: 72 )
日++DSADC2.pdf
(252.53 KB, 下载次数: 42 )
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发表于 2010-2-4 16:33:56
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