Altera DCFIFO的使用问题，很急！！！！

fcc124 · 发表于 2010-2-3 07:34:58

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请教各位大侠关于DCFIFO的使用问题：
本人使用Altera mega库中的DCFIFO进行同频率不同相位的两个时钟域之间通信，在读写过程中，读请求rdreq与写请求wrreq信号能否同时为高？读写时序有何要求？

eeRen · 发表于 2010-2-3 11:49:33

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心海的一滴泪 · 发表于 2010-2-3 14:37:19

可以同时为高，因为写使能和读使能可以说是没有联系的，分别工作在两个不同的时钟域内

oceanx · 发表于 2010-2-3 14:38:42

学习了。。。

fcc124 · 发表于 2010-2-3 16:17:26

非常感谢2楼和3楼的回答！

song_song78 · 发表于 2010-5-17 21:21:34

Thanks

silencefpga · 发表于 2010-5-19 18:27:15

跨时钟域就是两个时钟信号无关，当然可以同时为高同时为低了

kevpeng · 发表于 2010-5-20 10:51:14

FIFO is design for async. data transfer issue.

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