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查看: 4078|回复: 7

[求助] Altera DCFIFO的使用问题,很急!!!!

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发表于 2010-2-3 07:34:58 | 显示全部楼层 |阅读模式

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请教各位大侠关于DCFIFO的使用问题:
本人使用Altera mega库中的DCFIFO进行同频率不同相位的两个时钟域之间通信,在读写过程中,读请求rdreq与写请求wrreq信号能否同时为高?读写时序有何要求?
头像被屏蔽
发表于 2010-2-3 11:49:33 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2010-2-3 14:37:19 | 显示全部楼层
可以同时为高,因为写使能和读使能可以说是没有联系的,分别工作在两个不同的时钟域内
发表于 2010-2-3 14:38:42 | 显示全部楼层
学习了。。。
 楼主| 发表于 2010-2-3 16:17:26 | 显示全部楼层
非常感谢2楼和3楼的回答!
发表于 2010-5-17 21:21:34 | 显示全部楼层
Thanks
发表于 2010-5-19 18:27:15 | 显示全部楼层
跨时钟域就是两个时钟信号无关,当然可以同时为高 同时为低了
发表于 2010-5-20 10:51:14 | 显示全部楼层
FIFO is design for async. data transfer issue.
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