请教 VERILOG 并串转换程序问题

古城 · 发表于 2010-10-12 09:24:46

用8楼的！

suntou · 发表于 2010-10-16 19:09:07

好好看看verilog。

xiaohu125 · 发表于 2011-6-24 08:06:30

if(clk==1) 去掉，因为clk已经出现在敏感列表中了

tear086 · 发表于 2011-6-24 17:15:09

这是啥鸟程序，XIN[]也没初值，仿真看个樢
liukun 发表于 2010-2-2 10:34

登录/注册后可看大图

呵呵。

jjftt · 发表于 2011-6-27 20:56:11

有同步的clock信号，就不要用电平敏感的描述，应该用边沿敏感的方式，你中间的那一段应该改成这样：
reg ...
rotings 发表于 2010-2-2 14:08

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start信号是一个局部信号，放在敏感列表是一个不好，或者错误的写法

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