请教 VERILOG 并串转换程序问题

sw6618620 · 发表于 2010-1-28 13:49:19

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x

module bt(xin,clk,fdata,start);

input clk;
input[1:0] xin;
input start;
output fdata;

wire[1:0] xin;
reg fdata;

integer qx=0;

always @(start or clk)
begin
if(!start)
fdata<=0;
else
begin
   if(clk==1)
   begin
fdata<=xin[qx];
qx<=(qx+1)%2;
   end
end
end

endmodule

出错结果现象：输出串行数据一部分为未知数据XXXX？请高手看看哪里出问题了

sw6618620 · 发表于 2010-1-30 23:06:40

没人回答。。。。。

oulin99 · 发表于 2010-1-31 09:09:46

学习！！！

mafan88 · 发表于 2010-2-1 21:10:37

无语了！！！！！

interpolmoon · 发表于 2010-2-1 22:38:37

多看看书，想一想吧

xiaotanglang · 发表于 2010-2-1 23:03:21

你真把verilog当编程了。。。

liukun · 发表于 2010-2-2 10:34:10

这是啥鸟程序，XIN[]也没初值，仿真看个樢

rotings · 发表于 2010-2-2 14:08:57

有同步的clock信号，就不要用电平敏感的描述，应该用边沿敏感的方式，你中间的那一段应该改成这样：
  reg qx;

  always @(negedge start or posedge clk) begin
      if(!start)  begin
         fdata<=0;
         qx<=0;
      end
      else begin
      fdata<=xin[qx];
      qx<=qx+1;
      end
  end

liuss84 · 发表于 2010-2-2 15:02:31

最好写成沿触发

zoufeizl · 发表于 2010-9-28 22:30:32

xuexizhong

[求助] 请教 VERILOG 并串转换程序问题

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