【疑问】为什么“近来芯片几何尺寸的减小已经迫使要求更低的逻辑供电电压”

Kevin_lk

在书中，看到这句话，“近来芯片几何尺寸的减小已经迫使要求更低的逻辑供电电压”，不理解是为什么呢？

请教各位，谢谢！

ww29613025

不清楚，目前只知道电压小，功耗低；尺寸小了，密度就大了。

Kevin_lk

突然想到：
1.散热。尺寸小，散热就是一个问题，为了器件性能稳定，所以要求更低的功耗。应该是这样的，越寻思越觉得主要是因为这个。

noyisi112

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loglong

突然想到：
1.散热。尺寸小，散热就是一个问题，为了器件性能稳定，所以要求更低的功耗。应该是这样的，越寻思越觉得主要是因为这个。
Kevin_lk 发表于 2010-1-24 21:19

楼主你太幽默了，建议你去看一下模拟CMOS集成电路设计(好几年没看，我也记不得细节了）。
不过尺寸越小，意味着源漏的导通电压可以越小，所以电压也越小。
哎，都忘了，你还是百度一下吧，我胡乱百度了一个，不知道对不对，你先看看：
http://wenda.tianya.cn/wenda/thread?tid=4e116fcd6b059329

Kevin_lk

5# loglong

虽然不是很理解，不过多谢提供这个思路。

需要再看看mos管的具体结构特性。

chenghaibo

"1.散热。尺寸小，散热就是一个问题，为了器件性能稳定，所以要求更低的功耗。应该是这样的，越寻思越觉得主要是因为这个。"

楼主自己想的这个答案基本是对的。

zxli36

我记得是和逻辑电平的转换有关系的，具体的忘记了。可以看相关ASIC的书。

vongy

在书中，看到这句话，“近来芯片几何尺寸的减小已经迫使要求更低的逻辑供电电压”，不理解是为什么呢？

请教各位，谢谢！
Kevin_lk 发表于 2010-1-23 11:59

                               
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我觉得几何尺寸减小意味着MOS晶体管多晶硅栅的厚度也要减小，这样在大电压下漏电流会增大，可能大到电路无法工作。
另外，从P=CVf可以看出，V越小功耗会越低。

vongy

刚在CMOS超大规模集成电路这本书中看到的一段话：
在高电压下速率饱和与迁移率下降使得电流的大小比预期值要低。这意味着无法采用高VDD电压来实现快速的晶体管，因此VDD随着工艺的发展在不断降低，以减小功耗。而且，很短的沟道和很薄的栅氧层也会受到高VDD的破坏。