谁有Verilog多位除法器例程

jiajia121715 · 发表于 2010-1-13 08:50:45

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哪位大侠有verilog的除法器例程给发个吧，最好被除数22位除数12位

binxinnihao · 发表于 2010-1-13 16:51:34

我也想看看！

darren_hsu · 发表于 2010-1-20 23:09:31

设计中一般不会用除法器。假如你的除数是常数，你可以尝试把除法转换成乘法来实现。比如计算 a/b，b是常数，可以设计一个寄存器reg = 65536/b（此寄存器通过软件配置），然后设计中计算 a*reg>>16。其中65536只是示意，可以根据你的需要设置别的值，要求是2的n次方。

jiajia121715 · 发表于 2010-1-26 14:58:52

如果除数不是常数呢，需要计算A/B，AB值都是变量呢

wssb · 发表于 2010-3-10 23:16:32

哪位大大能发个Verilog HDL代码？

eileen98 · 发表于 2010-5-6 21:44:04

我也想知道，谁有啊？

tt · 发表于 2010-8-27 09:33:52

同求!!!!!!!!!!!!!!!

单眼皮的乖女孩 · 发表于 2017-4-21 10:45:41

回复 3# darren_hsu

求大佬解释，这样有什么不同吗

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