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请教后仿真中一个重大发现timescale

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发表于 2004-11-21 21:52:28 | 显示全部楼层 |阅读模式

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各位高人:
========================
我在ISE6.2中用Verilog写的源码,自己写的testbench,在进行后仿真的时候,如果我在testbench的开头不写
`timescale  1ns/1ps
这一句时,输出变量就没有波形,或不正确;但如果我写上这一句时,结果就正确了,这一句话折腾了我好一阵子。

我不知为什么,这条语句为什么在前仿真时没有可以,在后仿真时没有却不行了呢?

==========================
请高人指教!我不胜感激!

Right here waiting!
发表于 2004-11-22 10:36:37 | 显示全部楼层

请教后仿真中一个重大发现timescale

既然是后仿真当然需要时序了,你必须设定好时钟频率后才可以正确仿真。不设定时间单位你当然无法仿真了。
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发表于 2004-11-22 15:05:31 | 显示全部楼层

请教后仿真中一个重大发现timescale

那当然了,你不写得话,仿真器怎么知道你的时间单位!
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发表于 2004-11-23 17:03:49 | 显示全部楼层

请教后仿真中一个重大发现timescale

后仿真中利用的库有自己默认的timescale,一般是10ps/10ps,而你的激励用的时间单位是1ns/10ps,如果不写TIMESCALE,则仿真器按10ps/10ps处理,那结果当然错了。
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发表于 2005-7-30 11:44:09 | 显示全部楼层

请教后仿真中一个重大发现timescale

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发表于 2009-1-21 13:53:39 | 显示全部楼层
very good
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发表于 2009-1-22 11:45:24 | 显示全部楼层

我也不摘掉怎么评论

支持自己的吧

我也不摘掉怎么评论
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发表于 2009-11-3 10:04:41 | 显示全部楼层
深有同感,
而且我还发现modelsim软件最高的时钟频率只能为10ns,我本想生成1ns的时钟频率,我将timescale设成100ps/10ps,parameter period=5;always #period clk=~clk;但是结果显示时钟周期还是为10ns!
同时我还尝试着将timescale设成1ns/100ps,parameter period=1;always #(period/2) clk=~clk;
结果还是10ns的时钟周期1
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发表于 2009-11-3 12:41:38 | 显示全部楼层


   
深有同感,
而且我还发现modelsim软件最高的时钟频率只能为10ns,我本想生成1ns的时钟频率,我将timescale设成100ps/10ps,parameter period=5;always #period clk=~clk;但是结果显示时钟周期还是为10ns!
同时我还尝 ...
chibijia 发表于 2009-11-3 10:04



我觉得这也和计算机主频有关系吧,1ns就相当于1GHz,100ps就相当于10GHz,现在计算机的cpu都在2GHz左右,是不是最小单位1ns就差不多是极限了,个人猜测
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发表于 2009-11-3 13:33:28 | 显示全部楼层
红心闪闪,放光芒...9楼大亮...特此围观....
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