请教：xilinxFPGA中能否实现分级时钟约束？

gaoy3582 · 发表于 2009-12-31 22:02:36

有点难！

求走 · 发表于 2010-1-6 21:44:35

可以使用跨时钟域的设计，低速的信号用低速时钟。分别约束。

guoaiying · 发表于 2010-1-6 22:53:06

我没有做过，所以也不知道赛，

lennon0071 · 发表于 2010-1-6 23:34:38

可以把低处理速度的时钟频率降下来，当成两个时钟域分别处理，接口的地方用异步处理的办法处理一下就OK了

lubuxin · 发表于 2010-1-9 16:33:03

做多时钟约束

chit_wps · 发表于 2010-1-9 17:11:14

不同的时钟域就行了！

xujie06023613 · 发表于 2011-8-14 16:35:20

设计一个global，其它频率设置成一组

addr · 发表于 2011-8-15 20:38:03

提示: 作者被禁止或删除内容自动屏蔽

账号		自动登录	找回密码
密码			注册

addr addr 当前离线积分 929 IP卡狗仔卡头像被屏蔽	发表于 2011-8-15 20:38:03 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
addr addr 当前离线积分 929 IP卡狗仔卡头像被屏蔽	EETOP创芯人才网职位发布入口
	回复支持反对使用道具举报

[原创] 请教：xilinxFPGA中能否实现分级时钟约束？