请教：xilinxFPGA中能否实现分级时钟约束？

huhululu1 · 发表于 2009-12-31 10:20:57

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如题。整个设计全局一种，但是不同的子模块对时钟速率要求是不同的，可以不可以按照设计的子模块来分级设定时钟速率约束呢？谢谢

huhululu1 · 发表于 2009-12-31 10:25:01

比如，有的子模块数据速率实际上很低，用时钟使能信号开控制全局时钟。这种情况下，其寄存器间的组合逻辑时延完全可以取得大些（不想中间加流水线的话），这样时钟速率分析时就不满足全局时钟要求了，但又不能降低全局时钟速率要求，因为别的模块需要。

这种情况下，有没有办法对低处理速率模块降低全局时钟速率要求，以通过布局布线呢？

huhululu1 · 发表于 2009-12-31 10:27:39

等高手来解答

huhululu1 · 发表于 2009-12-31 10:44:18

没人？

huhululu1 · 发表于 2009-12-31 11:28:57

没人？

feiying68 · 发表于 2009-12-31 11:52:07

kankan,xiexie

huhululu1 · 发表于 2009-12-31 12:55:13

等高手来解答

huhululu1 · 发表于 2009-12-31 15:16:31

没人？

huhululu1 · 发表于 2009-12-31 15:18:51

没人能解答吗

78951238 · 发表于 2009-12-31 20:03:18

深奥啊!!!!

[原创] 请教：xilinxFPGA中能否实现分级时钟约束？

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