DC下，对布局和cell优化后，如何让后端工具读入DC优化的结果

caesars82

在DC－topo模式下，根据后端工具，如ICC等提供的.def布局信息，进行了优化，生成.ddc文件。将该.ddc给ICC，进行布局布线时，如何让ICC能够继承DC优化的结果？既我的理解是，ICC在读入.ddc后，若没有布局信息，ICC会将所有cell都重新布局，这样，DC优化的结果就没有意义了。试过让DC用write_physical_constraints，生成布局约束文件，但生成的文件中，只有顶层port的信息，没有任何cell的布局信息，似乎意义不大。所以，不知DC－topo生成了.ddc后，ICC在流程上该如何处理？

qushaobo

DC的优化是优化的什么?
我想不明白DC要布局信息去优化什么?
DC生产的是网表.与输入逻辑等价的网表.
当然这一逻辑等价等价类,相当大,如何在等价类中的优选中,用到布局指引呢?
是指从布局中找出时序,的关键点,然后在逻辑等价中选最有利这一路径时序的,逻辑等价网表吗?
如果是这样你的问题可以明白了.
我还是想,用VERILOG做的网表,本身语言对网表的限定就比较大,DC一定是依VERILOG输入为准的,如果是这一优化,这样的话意义不大,不如,人看到时序问题,去修定VERIlog比较好.
当然,这与代码的书写有关.

caesars82

看了下说明，DC就是依据布局信息，对各cell的延时进行计算，再选择最合适的cell来进行综合。有了后端的布局信息，各cell间的延时估算结果，比纯粹用WLM得到的结果要准确的多。我试过DC-TOPO，确实，做完后的时序比用WLM做的效果要好很多。所以，我才想知道，既然DC是根据ICC给的floorplan进行综合，那综合后的网表，如果拿给ICC，肯定期望ICC也能按照综合前的floorplan，进行后端布局，所以，才问，如何让ICC知道DC综合后的布局情况？难道让ICC再把以前生成的floorplan再读一遍？还是DC会产生一些文件，给ICC，指导它布局

nigolaskaiqe

ICC在读入.ddc后，若

hahaer

ding...........