设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › VHDL code (and FPGA design) for UART

123 / 3 页下一页

发新帖

楼主: alex_1202

[资料] VHDL code (and FPGA design) for UART

发表于 2010-4-16 10:55:35 | 显示全部楼层

我晕！我要下三次，岂不是要回复三次！！

回复支持反对

发表于 2010-4-16 11:01:12 | 显示全部楼层

大哥，你怎么都不打包在一起呢！！！？？？

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-4-30 15:53:16 | 显示全部楼层

看看再说。先谢谢

回复支持反对

发表于 2010-6-3 18:54:16 | 显示全部楼层

呵呵，支持一下！

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-6-3 18:55:37 | 显示全部楼层

为什么不打在一起！

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-6-3 19:34:44 | 显示全部楼层

资料不错，收下~

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-6-8 19:34:29 | 显示全部楼层

希望这个能对我有用谢谢

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-7-18 08:24:32 | 显示全部楼层

thanks very much

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2010-9-2 15:34:33 | 显示全部楼层

谢谢了啊 1# alex_1202

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2010-12-4 17:11:13 | 显示全部楼层

thanks

回复支持反对

123 / 3 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-16 15:40 , Processed in 0.022393 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表