dc生成的.v文件怎么仿真？？

sdwsh · 发表于 2006-8-11 17:06:52

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design compiler生成的.v文件如何仿真？？用verilog－xl或者ncverilog？怎么加入库文件？？

sdwsh · 发表于 2006-8-11 17:08:56

拜托大侠们帮帮忙了

jackzhang · 发表于 2006-8-11 17:52:41

和rtl仿真是类似的，只不过所加入的库不一样了

surge · 发表于 2006-8-13 00:07:03

只是需要记得找到使用的库文件，例如SMIC18的仿真文件是SMIC18.V，然后放在一起就可以跑仿真了。

sdwsh · 发表于 2006-8-14 08:55:02

多谢了，我试试

sdwsh · 发表于 2006-8-14 12:31:11

我把库文件方上后，出现error：cannot open source file ".v"是怎么回事呢？？

albert_eetop · 发表于 2009-8-27 10:45:30

一种方法是：将单元库如smic18.v编译到设计库中。
另一种方法：如使用verilogXL，在选项中加上 -v smic18.v即可。

amin2008 · 发表于 2009-8-27 23:20:47

就是将库文件和设计文件一起编译，仿真即可

yuanpin318 · 发表于 2009-8-28 21:00:30

same way

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